作者：李粵得，張雷剛，余勝康，彭虎

【摘要】 介紹了數(shù)字超聲成像系統(tǒng)中數(shù)據(jù)采集電路的設(shè)計(jì)方案和功能特性。該電路以ADI公司的高速A/D轉(zhuǎn)換芯片AD9228為基礎(chǔ)，可以實(shí)現(xiàn)最高達(dá)65MSPS的模數(shù)轉(zhuǎn)換速率，并使用FPGA實(shí)現(xiàn)LVDS信號的電平轉(zhuǎn)換，以及串并轉(zhuǎn)換，最后實(shí)現(xiàn)數(shù)字信號的并行輸出。測試結(jié)果表明：該系統(tǒng)的12位數(shù)字化輸出只在最后1位有抖動，可滿足實(shí)際設(shè)計(jì)要求。

【關(guān)鍵詞】 超聲成像；數(shù)據(jù)采集；高速A/D轉(zhuǎn)換；LVDS信號；串并轉(zhuǎn)換

Abstract：We described the design of data acquisition circuit in ultrasonic imaging system. The design was bases on high speed A/D converter AD9228， which can reach the highest converter rate at 65MSPS. In the circuits， FPGA was used to convert LVDS data into LVCOMS data， and converted serial data into parallel data， finally accomplished the parallel digital signal output. It is tested that only the last one of twelve bits output data have jittered.The result meets the design requirements.

Key words：Ultrasonic imaging; Data acquisition; High speed A/D converter; LVDS data; Deserializer

1 引 言

隨著計(jì)算機(jī)、現(xiàn)代信號處理技術(shù)的不斷發(fā)展，超聲成像系統(tǒng)逐漸向全數(shù)字化方向發(fā)展。全數(shù)字超聲成像技術(shù)在接收前端將回波信號轉(zhuǎn)變?yōu)閿?shù)字量，通過設(shè)計(jì)專用ASIC系統(tǒng)替代傳統(tǒng)模擬處理電路，實(shí)現(xiàn)信號的延遲、疊加及信號處理，使圖像更清晰、更準(zhǔn)確，分辨率更高，提高了超聲診斷設(shè)備的質(zhì)量［1］。

AD9228是ADI公司針對全數(shù)字超聲系統(tǒng)推出的4通道單芯片模擬前端。其極高的集成度允許醫(yī)療設(shè)備設(shè)計(jì)師將超聲系統(tǒng)的信號通道尺寸減少50%，電路板占用面積減少約40%，順應(yīng)了當(dāng)今超聲儀器向小型化、便攜式方向發(fā)展的趨勢。同時(shí)，可明顯降低儀器的噪聲，各項(xiàng)性能指標(biāo)得到顯著提高，在實(shí)現(xiàn)小型化的同時(shí)保證了圖像的高質(zhì)量，提高了醫(yī)學(xué)超聲影像診斷的準(zhǔn)確性。

2 AD9228簡介

2.1 AD9228的內(nèi)部結(jié)構(gòu)圖

圖1為AD9228芯片內(nèi)部結(jié)構(gòu)示意圖。AD9228主要由12位ADC，SPI接口，時(shí)鐘、數(shù)據(jù)倍頻器和參考電壓選擇4個部分組成。四路的12位ADC完成最高65MSPS的模數(shù)轉(zhuǎn)換，并且采用低電壓差分信號（LVDS）輸出。SPI接口可以控制A/D的位數(shù)選擇，通道選擇，時(shí)鐘頻率和數(shù)據(jù)序列的選擇以及輸出數(shù)據(jù)的分辨率。倍頻器可以自動地加倍采樣時(shí)鐘頻率以匹配輸出的LVDS數(shù)據(jù)速率，如DCO和FCO時(shí)鐘輸出。參考電壓選擇部分可以選擇ADC是否需要參考電壓以及參考電壓輸入的大小。AD9228采用1.8 V電壓供電，模擬輸入信號的幅度范圍是2Vp-p。

圖1 AD9228芯片內(nèi)部結(jié)構(gòu)示意圖

Fig 1 The internal structure of AD9228

2.2 AD9228的工作原理

AD9228的體系結(jié)構(gòu)由一個流水線模數(shù)轉(zhuǎn)換器構(gòu)成，共分為三個階段：第一階段是4bit，第二階段是8個1.5-bit，最后是一個3bit的flash。為了糾正前一階段出現(xiàn)的閃爍錯誤，每一個階段都提供足夠的重疊。通過數(shù)字矯正邏輯，每一個階段的量化輸出最終合并為12bit的輸出。該流水線體系結(jié)構(gòu)允許第一階段有一個新的樣本輸入，而其余階段則只能使用前一個樣本。采樣過程是由時(shí)鐘的上升沿觸發(fā)的。

流水線的每一階段都包括一個低分辨率的flash ADC，以及與之相連接的開關(guān)電容DAC和中間余數(shù)放大器（如乘法數(shù)模轉(zhuǎn)換器（MDAC））。余數(shù)放大器放大重構(gòu)DAC輸出和閃爍輸入之間的差額，用作流水線的下一階段。為了便于數(shù)字校正閃爍錯誤，在每一階段設(shè)定了1bit的冗余量。最后一個階段只包含了一個flash ADC。

輸出階段模塊包括數(shù)據(jù)排列，錯誤糾正和輸出數(shù)據(jù)到輸出緩沖器。最后數(shù)據(jù)串行化并由幀時(shí)鐘和數(shù)據(jù)時(shí)鐘校準(zhǔn)。

3 AD9228應(yīng)用

3.1 AD9228與模擬電路的接口

AD9228的模擬輸入的最佳形式是采用模擬差動輸入。將AD9228應(yīng)用于超聲醫(yī)療儀器的的電路設(shè)計(jì)中，信噪比是一個比較關(guān)鍵的參數(shù)。差動變壓器耦合是一個比較理想的模擬信號輸入方式，因?yàn)榇蠖鄶?shù)放大器的噪聲參數(shù)都不能實(shí)現(xiàn)AD9228的最佳工作效果。

圖2為AD9228的模擬信號差動輸入接口，圖中的旁路電容值決定于輸入信號的頻率，在一定條件下電容值可以減小或者不需要電容。

圖2 AD9228的模擬信號差動輸入接口

Fig 2 Differential analog signal input interface of AD9228

圖3為AD9228的時(shí)鐘差動輸入接口。單端信號通過射頻變壓器轉(zhuǎn)化為差分信號，形成低抖動的時(shí)鐘源。次級反接的肖特基二極管對將輸入AD9228差分時(shí)鐘的幅度限制在大約0.8 Vpp的范圍。這有助于防止時(shí)鐘信號從輸入到AD9228的其他部分出現(xiàn)大的電壓抖動，而且這樣還保留了時(shí)鐘上升沿和下降沿時(shí)間短的特點(diǎn)，這對于低抖動的時(shí)鐘特性都發(fā)揮著及其重要的作用。

圖3 AD9228的時(shí)鐘差動輸入接口

Fig 3 Differential clock signal input interface of AD9228

3.2 AD9228輸出與FPGA的接口

AD9228的輸出數(shù)據(jù)和時(shí)鐘信號都是LVDS格式。因?yàn)樵诘碗妷海罘中盘柲茉诓罘諴CB線對數(shù)以幾百M(fèi)SPS的速度傳輸，其低壓幅和低電流驅(qū)動輸出實(shí)現(xiàn)了低噪聲和低功耗，差分信號還具有良好的抗噪特性［2］。因此，在FPGA接收數(shù)據(jù)和時(shí)鐘信號時(shí)，需要考慮差分信號的連接問題，我們選用了XILINX公司的spartan-3系列FPGA，此款FPGA擁有多對差分I/O引腳對，可以匹配8種不同的差分標(biāo)準(zhǔn)，包括LVDS。因此只要將差分信號線直接與FPGA的差分引腳對相連，后續(xù)轉(zhuǎn)換電路通過VHDL編程調(diào)用內(nèi)部邏輯模塊完成即可。

3.3 LVDS電平變換及串并轉(zhuǎn)換

LVDS信號總線在信號傳輸過程中有許多優(yōu)點(diǎn)，圖4 AD9228與FPGA的連接圖

Fig 4 The connection of AD9228 and FPGA

但是后級信號的存儲需要信號是并行的，所以要對AD9228輸出的LVDS信號做串并轉(zhuǎn)換。串并轉(zhuǎn)換過程用XILINX公司的spartan3系列FPGA實(shí)現(xiàn)。通過VHDL程序?qū)崿F(xiàn)信號格式的轉(zhuǎn)變和串并信號的轉(zhuǎn)換，圖5所示為VHDL串并轉(zhuǎn)換程序功能框圖。A/D轉(zhuǎn)換后的差分?jǐn)?shù)字信號先轉(zhuǎn)化為TTL或者CMOS電平，包括數(shù)據(jù)信號和時(shí)鐘信號，然后將12位串行數(shù)據(jù)，根據(jù)FCO時(shí)鐘的上升沿和下降沿分為兩組數(shù)據(jù)，每一組數(shù)據(jù)都有六位數(shù)據(jù)，分別對六位數(shù)據(jù)做串轉(zhuǎn)并處理，即分別將兩組數(shù)據(jù)信號送入以DCO為時(shí)鐘的兩組級聯(lián)D觸發(fā)器，每組D觸發(fā)器都由6個D觸發(fā)器級聯(lián)而成。然后每隔一個FCO時(shí)鐘，從這12個D觸發(fā)器的輸出引出12位同步的數(shù)據(jù)信號，即最后的12位的并行輸出信號。

現(xiàn)在舉例說明XILINX公司的spartan3系列FPGA實(shí)現(xiàn)的LVDS信號的轉(zhuǎn)化。如下為時(shí)鐘輸入模塊，verilog語言的描述如下：

IBUFGDSLVDS33 lvdsdcoibufg (.I (dcop)， .IB (dcon)， .O (dco));

IBUFGDSLVDS33 lvdsframeibufg (.I (fcop)， .IB (fcon)， .O (framein));

如下為數(shù)據(jù)輸入模塊，verilog語言的描述如下：

IBUFDSLVDS33 lvdsdataibufa (.I (dinap)， .IB (dinan)， .O (dataa));

IBUFDSLVDS33 lvdsdataibufb (.I (dinbp)， .IB (dinbn)， .O (datab));

IBUFDSLVDS33 lvdsdataibufc (.I (dincp)， .IB (dincn)， .O (datac));

IBUFDSLVDS33 lvdsdataibufd (.I (dindp)， .IB (dindn)， .O (datad));

上述模塊都是spartan3系列FPGA內(nèi)部自動生成的，直接調(diào)用即可。輸入為差分信號的正負(fù)極，輸出直接轉(zhuǎn)化為LVCOMS信號電平［3］。

4 電路調(diào)式

電路調(diào)試部分主要是通過SPI接口編程重新設(shè)置AD9228的內(nèi)部寄存器值和對AD9228的特殊功能引腳設(shè)置不同的值，以改變其功能特性，然后通過檢測輸出的外部數(shù)據(jù)來判斷電路的工作狀態(tài)。

電路板焊接完成，AD9228接入電源，接入CLK信號，輸入懸空，但是CSB引腳與AVDD相接，即CSB處于高電平狀態(tài)，然后再將SCLK/DTP復(fù)用引腳與AVDD相連，此時(shí)AD9228處于測試狀態(tài)，輸出結(jié)果應(yīng)該為1000 0000 0000，同時(shí)FOC的頻率應(yīng)該與CLK輸入時(shí)鐘頻率大小相同，而DCO為CLK時(shí)鐘頻率的六倍。我們用示波器測試經(jīng)FPGA轉(zhuǎn)化后的輸出信號，顯示結(jié)果和預(yù)期的一樣，表明AD9228和FPGA工作正常。

5 總結(jié)

我們介紹了數(shù)字超聲成像系統(tǒng)中數(shù)據(jù)采集電路的設(shè)計(jì)。AD9228芯片較好地實(shí)現(xiàn)了高速A/D轉(zhuǎn)換功能。該電路系統(tǒng)還實(shí)現(xiàn)了對AD9228的低電壓差分信號（LVDS）輸出的電平變化和解串功能，并最終輸出12位并行的TTL數(shù)據(jù)。